電荷耦合器件（CCD）現(xiàn)在廣泛應(yīng)用于天文圖像。傳統(tǒng)的CCD讀出較慢且在高幀率的情況下有很高的讀出噪音，這限制了它在高時(shí)間分辨率天文學(xué)的應(yīng)用[1]。21世紀(jì)初，英國(guó)的E2V公司和美國(guó)TI公司各自獨(dú)立地研發(fā)了一種具有新型讀出結(jié)構(gòu)的CCD器件，即電子倍增CCD（ElectronMultiplyingChargeCoupledDevice），簡(jiǎn)記為EMCCD。這是新一代高質(zhì)量微光成像器件。與傳統(tǒng)的CCD相比，它采用了片上電子增益技術(shù)，利用片上增益寄存器使圖像信息在電子轉(zhuǎn)移過程中得到放大，這使得它在很高的讀出速率下仍具有相對(duì)很低的讀出噪聲，能在微光源下高分辨率成像[2]。

　　摘要：近年來(lái)EMCCD被越來(lái)越多地用于天文觀測(cè)，國(guó)內(nèi)EMCCD相機(jī)的研制和觀測(cè)也在加速。介紹了基于TI的EMCCDTC253相機(jī)的數(shù)字控制系統(tǒng)及其設(shè)計(jì)方法。首先對(duì)TC253以及模擬信號(hào)處理器AD9845B的工作原理及控制要求進(jìn)行了分析。重點(diǎn)介紹了在QuartusⅡ的開發(fā)環(huán)境下，使用VHDL語(yǔ)言與FPGA對(duì)該圖像采集系統(tǒng)的數(shù)字控制部分進(jìn)行分析與設(shè)計(jì)過程，并給出系統(tǒng)仿真波形圖。最后在所設(shè)計(jì)的硬件電路上進(jìn)行了測(cè)試，給出了關(guān)鍵控制信號(hào)的實(shí)測(cè)波形。通過實(shí)測(cè)時(shí)鐘波形與EMCCD器件要求波形的時(shí)序比較分析，得出了該實(shí)際系統(tǒng)對(duì)VHDL程序中信號(hào)時(shí)序的修正量，從而獲得了滿意的EMCCD驅(qū)動(dòng)時(shí)鐘。

　　關(guān)鍵字：CCD,成像系統(tǒng),時(shí)序發(fā)生器,FPGA,VHDL語(yǔ)言

　　0引言

　　EMCCD的這些特性，使得它能對(duì)微弱光信號(hào)進(jìn)行快速的成像。近年來(lái)EMCCD被越來(lái)越多地運(yùn)用到了天文觀測(cè)，國(guó)外研究人員采用E2V公司的EMCCD器件L3VISIONCCD設(shè)計(jì)的相機(jī)取得了極好的觀測(cè)效果，并進(jìn)行了光子技術(shù)成像實(shí)驗(yàn)[3?4]。而國(guó)內(nèi)對(duì)天文用EMCCD相機(jī)的研制與應(yīng)用還處于起步階段[5]。目前，實(shí)驗(yàn)室正在研制一套基于EMCCD的二維天文光子計(jì)數(shù)實(shí)驗(yàn)成像系統(tǒng)，該成像系統(tǒng)可使用TI公司的EMCCD器件TC253和TC285作為圖像傳感器。

　　本文針對(duì)使用TC253器件構(gòu)成的圖像采集系統(tǒng)[6]，主要介紹EMCCD的數(shù)字控制方案和設(shè)計(jì)方法。由于硬件系統(tǒng)使用Altera公司EP3C16Q240C8NFPGA芯片，所以該數(shù)字系統(tǒng)是在AlteraQuartusⅡ8.0開發(fā)環(huán)境下采用VHDL語(yǔ)言來(lái)進(jìn)行設(shè)計(jì)并實(shí)現(xiàn)整個(gè)系統(tǒng)的數(shù)字控制部分。本文闡述了該數(shù)字控制系統(tǒng)的設(shè)計(jì)思想以及VHDL的實(shí)現(xiàn)過程，給出了關(guān)鍵信號(hào)的仿真與實(shí)測(cè)波形，并對(duì)結(jié)果進(jìn)行了分析。

　　1EMCCD圖像傳感器與模擬信號(hào)處理器的

　　控制要求

　　模擬信號(hào)處理器AD9845B是一款針對(duì)CCD應(yīng)用的處理器AD9845A的升級(jí)版，亦稱為模擬前端處理器（AFE）。它具有30MHz單通道結(jié)構(gòu)，用于面陣CCD隔行掃描和逐行掃描信號(hào)的調(diào)理和采樣[8]。根據(jù)其與CCD對(duì)應(yīng)的時(shí)序關(guān)系，共需要設(shè)置6個(gè)時(shí)鐘驅(qū)動(dòng)信號(hào)，分別是相關(guān)雙采樣采集參考電平的時(shí)鐘SHP、相關(guān)雙采樣采集數(shù)據(jù)信號(hào)電平的時(shí)鐘SHD、讀出數(shù)據(jù)時(shí)鐘DATACLK、黑電平箝位時(shí)鐘CLPOB、輸入箝位時(shí)鐘CLPDM以及消隱數(shù)據(jù)時(shí)鐘PBLK[9]。6個(gè)驅(qū)動(dòng)信號(hào)按照?qǐng)D2所示的時(shí)序進(jìn)行設(shè)置，這與AD9845B數(shù)據(jù)手冊(cè)所提供的時(shí)序稍有不同。

　　2數(shù)字系統(tǒng)總體設(shè)計(jì)思想

　　由EMCCD和ADC的數(shù)據(jù)手冊(cè)并結(jié)合該項(xiàng)目的要求可知，該數(shù)字控制系統(tǒng)就是要實(shí)現(xiàn)EMCCD圖像傳感器在幀轉(zhuǎn)移讀出模式和ODB清零模式下的驅(qū)動(dòng)時(shí)鐘信號(hào)，以及在幀轉(zhuǎn)移讀出模式下，驅(qū)動(dòng)ADC正常工作的時(shí)鐘信號(hào)。幀轉(zhuǎn)移讀出模式有4種水平讀出頻率，分別為12.5MHz，6.25MHz，3.125MHz，1.5625MHz，標(biāo)準(zhǔn)讀出頻率為12.5MHz，另外三種讀出頻率，為了對(duì)比測(cè)試圖像采集的效果而設(shè)置的。同時(shí)要求可以控制曝光積分時(shí)間，選擇是否超越讀出（Overscan）。根據(jù)VHDL語(yǔ)言的特點(diǎn)，采用頂層模塊控制底層模塊的方式，即以頂層邏輯控制各個(gè)底層邏輯的方式來(lái)實(shí)現(xiàn)該數(shù)字控制系統(tǒng)的功能。這種設(shè)計(jì)思想在實(shí)驗(yàn)室設(shè)計(jì)的RDCCD相機(jī)[10]、KAISS相機(jī)[11]中都使用過，控制效果良好，程序結(jié)構(gòu)清晰。

　　在頂層模塊中，定義了一些與底層模塊連接的端口，以及數(shù)字控制系統(tǒng)與外部硬件連接的端口，設(shè)置了頂層模塊與各底層模塊端口匹配的方式。生成了各個(gè)模塊需要的各種時(shí)鐘信號(hào)。以及協(xié)調(diào)了幀轉(zhuǎn)移讀出模式與ODB清零模式的切換。

　　在底層模塊中主要是兩個(gè)子模塊：ODB清零和幀轉(zhuǎn)移讀出。每個(gè)子模塊都有其獨(dú)立的輸入時(shí)鐘信號(hào)與輸出端口，在相應(yīng)模塊被選中執(zhí)行時(shí)能順利完成各自任務(wù)，生成正確的輸出時(shí)鐘信號(hào)。

　　3數(shù)字系統(tǒng)的實(shí)現(xiàn)與仿真

　　該設(shè)計(jì)是在AlteraQuartusⅡ8.0的開發(fā)環(huán)境下，分別對(duì)頂層模塊和底層模塊進(jìn)行VHDL編程設(shè)計(jì)與仿真的。下面將介紹各模塊的具體設(shè)計(jì)、仿真過程和一些實(shí)現(xiàn)技巧。

　　3.1頂層模塊的設(shè)計(jì)

　　3.2底層模塊的設(shè)計(jì)

　　底層模塊包含ODB清零子模塊與幀轉(zhuǎn)移讀出子模塊，有時(shí)亦稱為ODB清零工作模式與幀轉(zhuǎn)移讀出工作模式。下面分別介紹這兩個(gè)子模塊的具體設(shè)計(jì)過程與仿真結(jié)果。

　　3.2.1ODB清零模式

　　3.2.2幀轉(zhuǎn)移讀出模式

　　根據(jù)TC253的數(shù)據(jù)手冊(cè)，將該EMCCD器件的成像與幀轉(zhuǎn)移讀出模式劃分為4個(gè)階段，按順序分別是清零階段S1、曝光階段S2、垂直轉(zhuǎn)移階段S3、水平輸出階段S4。在頂層生成的4個(gè)時(shí)鐘信號(hào)，分別用作這4階段的控制時(shí)鐘，使之能夠準(zhǔn)確地形成并輸出滿足TC253所需的各信號(hào)。4實(shí)測(cè)結(jié)果分析與設(shè)計(jì)修正

　　5結(jié)語(yǔ)

　　通過對(duì)所用EMCCD器件TC253和模擬信號(hào)處理器AD9845B的分析，結(jié)合成像系統(tǒng)硬件的具體情況，采用頂層控制底層的VHDL模塊設(shè)計(jì)方法，完成了基于FPGA的EMCCD數(shù)字控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)工作。仿真和實(shí)測(cè)的信號(hào)波形在邏輯與時(shí)序兩方面都完全達(dá)到了成像控制與圖像采集系統(tǒng)的控制要求。這說(shuō)明對(duì)基于TC253和AD9845B的EMCCD成像系統(tǒng)的分析及其時(shí)鐘信號(hào)的VHDL設(shè)計(jì)方法是正確的。另外，在較高頻率下，信號(hào)經(jīng)過多級(jí)輸出或驅(qū)動(dòng)電路后，可能會(huì)出現(xiàn)時(shí)序偏差。采用實(shí)測(cè)的方法獲得這個(gè)偏差，以此作為VHDL信號(hào)時(shí)序的修正量，實(shí)現(xiàn)了時(shí)鐘驅(qū)動(dòng)波形的正確輸出。這也突顯以VHDL進(jìn)行FPGA邏輯與時(shí)序控制電路設(shè)計(jì)的優(yōu)點(diǎn)。

　　參考文獻(xiàn)

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